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02023nam 2200349 450
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CAL 012018013823
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@ a978-7-111-58894-8@ dCNY59.00
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@ a综合与时序分析的设计约束@ Azong he yu shi xu fen xi de she ji yue shu@ eSynopsys设计约束 (SDC) 实用指南@ f(美) 斯里达尔·甘加达兰, (印) 桑杰·丘里瓦拉著@ d= Constraining designs for synthesis and timing analysis@ fSridhar Gangadharan, Sanjay Churiwala@ g韩德强, 张丽艳, 王宗侠等译@ zeng
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@ a北京@ c机械工业出版社@ d2018.02
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@ aXV, 174页@ c图@ d24cm
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@ a电子与嵌入式系统设计译丛@ Adian zi yu qian ru shi xi tong she ji yi cong
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@ a华章科技
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@ a由Springer Science+Business Media授权
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@ a斯里达尔·甘加达兰, 毕业于印度卡哈拉格普尔理工学院的电子工程师, 拥有20年的DA和VLSI经验。桑杰·丘里瓦拉, Atrenta公司的时序约束分析和SpyGlass RTL分析产品的高级产品工程总监。韩德强, 北京工业大学信息学部计算机学院实验中心主任, 高级工程师。
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@ a有书目
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@ a本书为集成电路时序约束设计的指南, 指导读者通过指定的时序要求, 充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概念, 然后详细解释如何将其应用于设计流程中的特定阶段, 后通过实践介绍在Synopsys约束设计下(SDC)业界领先约束的格式。
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@ a河南城建学院图书馆@ dTN402@ eG020@ f2
综合与时序分析的设计约束：Synopsys设计约束 (SDC) 实用指南/(美) 斯里达尔·甘加达兰, (印) 桑杰·丘里瓦拉著= Constraining designs for synthesis and timing analysis/Sridhar Gangadharan, Sanjay Churiwala/韩德强, 张丽艳, 王宗侠等译.-北京：机械工业出版社，2018.02 XV, 174页：图；24cm.-(电子与嵌入式系统设计译丛) 华章科技 ISBN 978-7-111-58894-8：CNY59.00 本书为集成电路时序约束设计的指南, 指导读者通过指定的时序要求, 充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概念, 然后详细解释如何将其应用于设计流程中的特定阶段, 后通过实践介绍在Synopsys约束设计下(SDC)业界领先约束的格式。 ●
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馆藏地/架位号
状态
备注
1
1375274
213752740
自科库301/301自科库 26排3列5层/
[索取号:TN402/G020]
在馆
2
1375275
213752759
自科库301/301自科库 26排3列5层/
[索取号:TN402/G020]
在馆
