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01131nam 2200253 450
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@a978-7-121-45725-8@dCNY125.00
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@a20220906d2023 em y0chiy50 ea
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@aCN@b110000
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@aa z 000yy
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@aAMD FPGA设计优化宝典@AAMD FPGA she ji you hua bao dian@e面向Vivado/System Verilog@f高亚军编著
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@a北京@c电子工业出版社@d2023.07
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@a432页@c图@d26cm
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@aEDA精品智汇馆@AEDA jing pin zhi hui guan
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@a本书以Xilinx公司7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用Sytem Verilog语言) 和基于Vivado的设计分析方法。全书共10章, 包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机等的代码风格与优化方法, 以及扇出和布线拥塞的优化方法。
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@12001 @aEDA精品智汇馆
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@a面向Vivado/System Verilog@Amian xiang Vivado/System Verilog
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@a可编程序逻辑阵列@Ake bian cheng xu luo ji zhen lie@x系统设计
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@aTP332.1@v5
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@a高亚军@Agao ya jun@4编著
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@aCN@c20220906
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@a河南城建学院图书馆@dTP332.1@eG200
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| AMD FPGA设计优化宝典：面向Vivado/System Verilog/高亚军编著.-北京：电子工业出版社，2023.07 |
| 432页：图；26cm.-(EDA精品智汇馆) |
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| ISBN 978-7-121-45725-8：CNY125.00 |
| 本书以Xilinx公司7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用Sytem Verilog语言) 和基于Vivado的设计分析方法。全书共10章, 包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机等的代码风格与优化方法, 以及扇出和布线拥塞的优化方法。 |
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正题名：AMD FPGA设计优化宝典
索取号：TP332.1/G200
预约/预借
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登录号
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条形码
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馆藏地/架位号
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状态
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备注
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1
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1598010
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215980106
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自科库301/301自科库 61排2列3层/
[索取号:TP332.1/G200]
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在馆
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