书目信息 |
| 题名： |
AMD FPGA设计优化宝典
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| 作者： | 高亚军 编著 | |
| 分册： | ||
| 出版信息： | 北京 电子工业出版社 2023.07 |
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| 页数： | 432页 | |
| 开本： | 26cm | |
| 丛书名： | EDA精品智汇馆 | |
| 单 册： | ||
| 中图分类： | TP332.1 | |
| 科图分类： | ||
| 主题词： | 可编程序逻辑阵列--ke bian cheng xu luo ji zhen lie--系统设计 | |
| 电子资源： | ||
| ISBN： | 978-7-121-45725-8 | |
| 000 | 01131nam 2200253 450 | |
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| 330 | @a本书以Xilinx公司7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用Sytem Verilog语言) 和基于Vivado的设计分析方法。全书共10章, 包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机等的代码风格与优化方法, 以及扇出和布线拥塞的优化方法。 | |
| 410 | 0 | @12001 @aEDA精品智汇馆 |
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| AMD FPGA设计优化宝典：面向Vivado/System Verilog/高亚军编著.-北京：电子工业出版社，2023.07 |
| 432页：图；26cm.-(EDA精品智汇馆) |
| ISBN 978-7-121-45725-8：CNY125.00 |
| 本书以Xilinx公司7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础, 介绍了与之匹配的RTL代码风格 (采用Sytem Verilog语言) 和基于Vivado的设计分析方法。全书共10章, 包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机等的代码风格与优化方法, 以及扇出和布线拥塞的优化方法。 |
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正题名：AMD FPGA设计优化宝典
索取号：TP332.1/G200
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