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000
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01392nam 2200325 450
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001
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2437876105
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010
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@a978-7-03-078828-3@dCNY78.00
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100
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@a20240717d2024 em y0chiy0120 ea
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101
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1
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@achi@ceng
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102
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@aCN@b110000
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105
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@aak z 000yy
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106
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@ar
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200
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1
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@aASIC设计与综合@AASIC she ji yu zong he@e使用Verilog进行RTL设计@f(印) 瓦伊巴夫·塔拉特著@g孙健, 魏东译
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210
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@a北京@c科学出版社@d2024.06
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215
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@axi, 270页@c图@d26cm
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225
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2
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@a数字IC设计工程师丛书@Ashu zi IC she ji gong cheng shi cong shu
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@a英文题名原文取自书中
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@a瓦伊巴夫·塔拉特, “1 Rupee S T”的企业家和导师。
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330
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@a本书共20章, 内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析, 可以帮助读者更好地理解和掌握所学的知识。
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410
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0
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@12001 @a数字IC设计工程师丛书
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500
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@aASIC design and synthesis : RTL design using Verilog@mChinese
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@a使用Verilog进行RTL设计@Ashi yong Verilog jin xing RTL she ji
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586
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@a
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606
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0
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@a集成电路@Aji cheng dian lu@x电路设计
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@aTN402@v5
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701
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1
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@a塔拉特@Ata la te@g(Taraate, Vaibbhav)@4著
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702
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0
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@a孙健@Asun jian@4译
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702
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0
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@a魏东@Awei dong@4译
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801
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0
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@aCN@c20240717
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905
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@dTN402@eT018@f1@sTN402/T018@S@Z
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| ASIC设计与综合：使用Verilog进行RTL设计/(印) 瓦伊巴夫·塔拉特著/孙健, 魏东译.-北京：科学出版社，2024.06 |
| xi, 270页：图；26cm.-(数字IC设计工程师丛书) |
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| ISBN 978-7-03-078828-3：CNY78.00 |
| 本书共20章, 内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析, 可以帮助读者更好地理解和掌握所学的知识。 |
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正题名：ASIC设计与综合
索取号：TN402/T018
预约/预借
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登录号
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条形码
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馆藏地/架位号
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状态
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备注
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1
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21615883
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216158832
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自科库301/301自科库 26排4列4层/
[索取号:TN402/T018]
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在馆
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