书目信息 |
| 题名： |
ASIC设计与综合
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| 作者： | 塔拉特 著 ；孙健 ， 魏东 译 | |
| 分册： | ||
| 出版信息： | 北京 科学出版社 2024.06 |
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| 页数： | xi, 270页 | |
| 开本： | 26cm | |
| 丛书名： | 数字IC设计工程师丛书 | |
| 单 册： | ||
| 中图分类： | TN402 | |
| 科图分类： | ||
| 主题词： | 集成电路--ji cheng dian lu--电路设计 | |
| 电子资源： | ||
| ISBN： | 978-7-03-078828-3 | |
| 000 | 01392nam 2200325 450 | |
| 001 | 2437876105 | |
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| 101 | 1 | @achi@ceng |
| 102 | @aCN@b110000 | |
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| 106 | @ar | |
| 200 | 1 | @aASIC设计与综合@AASIC she ji yu zong he@e使用Verilog进行RTL设计@f(印) 瓦伊巴夫·塔拉特著@g孙健, 魏东译 |
| 210 | @a北京@c科学出版社@d2024.06 | |
| 215 | @axi, 270页@c图@d26cm | |
| 225 | 2 | @a数字IC设计工程师丛书@Ashu zi IC she ji gong cheng shi cong shu |
| 312 | @a英文题名原文取自书中 | |
| 314 | @a瓦伊巴夫·塔拉特, “1 Rupee S T”的企业家和导师。 | |
| 330 | @a本书共20章, 内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析, 可以帮助读者更好地理解和掌握所学的知识。 | |
| 410 | 0 | @12001 @a数字IC设计工程师丛书 |
| 500 | 10 | @aASIC design and synthesis : RTL design using Verilog@mChinese |
| 517 | 1 | @a使用Verilog进行RTL设计@Ashi yong Verilog jin xing RTL she ji |
| 586 | @a | |
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| ASIC设计与综合：使用Verilog进行RTL设计/(印) 瓦伊巴夫·塔拉特著/孙健, 魏东译.-北京：科学出版社，2024.06 |
| xi, 270页：图；26cm.-(数字IC设计工程师丛书) |
| ISBN 978-7-03-078828-3：CNY78.00 |
| 本书共20章, 内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析, 可以帮助读者更好地理解和掌握所学的知识。 |
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正题名：ASIC设计与综合
索取号：TN402/T018
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