书目信息 |
| 题名： |
SystemVerilog硬件设计
|
|
| 作者： | 塔拉特 著 ；孙健 ， 魏东 译 | |
| 分册： | ||
| 出版信息： | 北京 科学出版社 2024.04 |
|
| 页数： | xiv, 268页 | |
| 开本： | 26cm | |
| 丛书名： | 数字IC设计工程师丛书 | |
| 单 册： | ||
| 中图分类： | TP312.8VH ， TP312.8 | |
| 科图分类： | ||
| 主题词： | 硬件描述语言--ying jian miao shu yu yan--程序设计 | |
| 电子资源： | ||
| ISBN： | 978-7-03-078383-7 | |
| 000 | 01711nam 2200325 450 | |
| 001 | 90066 | |
| 005 | 20250815102002.07 | |
| 010 | @a978-7-03-078383-7@dCNY78.00 | |
| 100 | @a20240514d2024 em y0chiy50 ea | |
| 101 | 1 | @achi@cinc |
| 102 | @aCN@b110000 | |
| 105 | @aa z 000yy | |
| 106 | @ar | |
| 200 | 1 | @aSystemVerilog硬件设计@ASystemVerilog ying jian she ji@eRTL设计和验证@f(印) 瓦伊巴夫·塔拉特著@g孙健, 魏东译 |
| 210 | @a北京@c科学出版社@d2024.04 | |
| 215 | @axiv, 268页@c图@d26cm | |
| 225 | 2 | @a数字IC设计工程师丛书@Ashu zi IC she ji gong cheng shi cong shu |
| 314 | @a瓦伊巴夫·塔拉特, “I Rupee S T”的企业家和导师。1995年在Kolhapur的Shivaji大学获得电子学士学位。1999年毕业于印度理工学院孟买分校, 主修航空航天控制与制导, 获得理工硕士学位。在半定制ASIC和FPGA设计方面拥有超过18年的经验, 主要使用的HDL语言有Verilog、System Verilog和VHDL。曾在儿家跨国公司担任顾问、高级设计工程师和技术经理。 | |
| 330 | @a本书共分15章, 内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。 | |
| 410 | 0 | @12001 @a数字IC设计工程师丛书 |
| 517 | 1 | @aRTL设计和验证@ARTL she ji he yan zheng |
| 606 | 0 | @a硬件描述语言@Aying jian miao shu yu yan@x程序设计 |
| 610 | 0 | @aVHDL语言@AVHDL yu yan |
| 690 | @aTP312.8VH@v5 | |
| 690 | @aTP312.8@v4 | |
| 701 | 1 | @a塔拉特@Ata la te@g(Taraate, Vaibbhav)@4著 |
| 702 | 0 | @a孙健@Asun jian@4译 |
| 702 | 0 | @a魏东@Awei dong@4译 |
| 801 | 0 | @aCN@c20250909 |
| 905 | @a河南城建学院图书馆@dTP312.8@eT015@f1 | |
| SystemVerilog硬件设计：RTL设计和验证/(印) 瓦伊巴夫·塔拉特著/孙健, 魏东译.-北京：科学出版社，2024.04 |
| xiv, 268页：图；26cm.-(数字IC设计工程师丛书) |
| ISBN 978-7-03-078383-7：CNY78.00 |
| 本书共分15章, 内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。 |
| ● |
| 相关链接 |
|
|
|
正题名：SystemVerilog硬件设计
索取号：TP312.8/T015
预约/预借
| 序号 | 登录号 | 条形码 | 馆藏地/架位号 | 状态 | 备注 |
| 1 | 1624028 | 216240280 | 自科库301/301自科库 56排5列1层/ [索取号:TP312.8/T015] | 在馆 |