书目信息 |
| 题名： |
基于Quartus Prime的数字系统Verilog HDL设计实例详解
|
|
| 作者： | 李志 ， 张玉光 ， 周润景 编著 | |
| 分册： | ||
| 出版信息： | 北京 电子工业出版社 2018.09 |
|
| 页数： | 460页 | |
| 开本： | 26cm | |
| 丛书名： | EDA应用技术 | |
| 单 册： | ||
| 中图分类： | TP312 | |
| 科图分类： | ||
| 主题词： | VHDL语言--VHDL yu yan--程序设计 | |
| 电子资源： | ||
| ISBN： | 978-7-121-34898-3 | |
| 000 | 01158nam 2200265 450 | |
| 001 | CAL 0120182592988 | |
| 010 | @a978-7-121-34898-3@dCNY99.00 | |
| 100 | @a20190928d2018 em y0chiy50 ea | |
| 101 | 0 | @achi |
| 102 | @aCN@b110000 | |
| 105 | @aak z 000yy | |
| 200 | 1 | @a基于Quartus Prime的数字系统Verilog HDL设计实例详解@Aji yu Quartus Primede shu zi xi tong Verilog HDL she ji shi li xiang jie@f周润景, 李志, 张玉光编著 |
| 205 | @a第3版 | |
| 210 | @a北京@c电子工业出版社@d2018.09 | |
| 215 | @a460页@c图@d26cm | |
| 225 | 2 | @aEDA应用技术@AEDA ying yong ji shu |
| 330 | @a本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法, 软件开发平台为Altera公司的Quartus Prime 16.1 FPGA/CPLD设计软件。本书由浅入深地介绍了利用Quartus Prime进行数字系统开发的设计流程、设计思想和设计技巧。书中的例子非常丰富, 既有简单的数字逻辑电路实例, 也有复杂的数字系统设计实例。 | |
| 410 | 0 | @12001 @aEDA应用技术 |
| 606 | 0 | @aVHDL语言@AVHDL yu yan@x程序设计 |
| 690 | @aTP312@v5 | |
| 701 | 0 | @a李志@Ali zhi@4编著 |
| 701 | 0 | @a张玉光@Azhang yu guang@4编著 |
| 701 | 0 | @a周润景@Azhou run jing@4编著 |
| 801 | 0 | @aCN@c20190928 |
| 905 | @a河南城建学院图书馆@dTP312@eZ780=3 | |
| 基于Quartus Prime的数字系统Verilog HDL设计实例详解/周润景, 李志, 张玉光编著.-第3版.-北京：电子工业出版社，2018.09 |
| 460页：图；26cm.-(EDA应用技术) |
| ISBN 978-7-121-34898-3：CNY99.00 |
| 本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法, 软件开发平台为Altera公司的Quartus Prime 16.1 FPGA/CPLD设计软件。本书由浅入深地介绍了利用Quartus Prime进行数字系统开发的设计流程、设计思想和设计技巧。书中的例子非常丰富, 既有简单的数字逻辑电路实例, 也有复杂的数字系统设计实例。 |
| ● |
| 相关链接 |
|
|
|
正题名：基于Quartus Prime的数字系统Verilog HDL设
索取号：TP312/Z780=3
预约/预借
| 序号 | 登录号 | 条形码 | 馆藏地/架位号 | 状态 | 备注 |
| 1 | 1427161 | 214271615 | 自科库301/301自科库 83排1列5层/ [索取号:TP312/Z780=3] | 在馆 | |
| 2 | 1427162 | 214271624 | 自科库301/301自科库 83排1列5层/ [索取号:TP312/Z780=3] | 在馆 |